दफन क्यापेसिटर के हो?

दफन क्यापेसिटर प्रक्रिया

तथाकथित दफन क्यापेसिटन्स प्रक्रिया, एक निश्चित क्यापेसिटिव सामग्री हो जुन प्रशोधन प्रविधिको भित्री तहमा सामान्य पीसीबी बोर्डमा इम्बेड गरिएको निश्चित प्रक्रिया विधि प्रयोग गरीन्छ।

किनभने सामग्रीको उच्च क्यापेसिटन्स घनत्व छ, त्यसैले सामग्रीले फिल्टरिङको भूमिकालाई डिकपल गर्न पावर सप्लाई प्रणाली खेल्न सक्छ, जसले गर्दा अलग क्यापेसिटरहरूको संख्या घटाउँछ, यसले इलेक्ट्रोनिक उत्पादनहरूको प्रदर्शन सुधार गर्न सक्छ र सर्किट बोर्डको आकार घटाउन सक्छ। एकल बोर्डमा क्यापेसिटरहरूको संख्या घटाउनुहोस्), सञ्चार, कम्प्युटर, चिकित्सा, सैन्य क्षेत्रहरूमा व्यापक अनुप्रयोग सम्भावनाहरू छन्।पातलो "कोर" तामाले ढाकिएको सामग्रीको प्याटेन्टको विफलता र लागत घटाउँदा, यो व्यापक रूपमा प्रयोग गरिनेछ।

दफन क्यापेसिटर सामग्री प्रयोग गर्ने फाइदाहरू
(1) विद्युत चुम्बकीय युग्मन प्रभाव मेटाउनुहोस् वा कम गर्नुहोस्।
(२) अतिरिक्त विद्युत चुम्बकीय हस्तक्षेप हटाउनुहोस् वा घटाउनुहोस्।
(3) क्षमता वा तत्काल ऊर्जा प्रदान गर्नुहोस्।
(4) बोर्डको घनत्व सुधार गर्नुहोस्।

दफन क्यापेसिटर सामग्री परिचय

त्यहाँ धेरै प्रकारका दफन गरिएको क्यापेसिटर उत्पादन प्रक्रियाहरू छन्, जस्तै प्रिन्टिंग प्लेन क्यापेसिटर, प्लेटिङ प्लेन क्यापेसिटर, तर उद्योग पातलो "कोर" कपर क्ल्याडिङ सामग्री प्रयोग गर्न इच्छुक छ, जुन पीसीबी प्रशोधन प्रक्रियाद्वारा बनाउन सकिन्छ।यो सामाग्री डाइइलेक्ट्रिक सामग्रीमा स्यान्डविच गरिएको तामा पन्नीको दुई तहहरू मिलेर बनेको छ, दुबै छेउमा तामा पन्नीको मोटाई 18μm, 35μm र 70μm हो, सामान्यतया 35μm प्रयोग गरिन्छ, र बीचको डाइलेक्ट्रिक तह सामान्यतया 8μm, 12μm, 16μm, 24μm हुन्छ। , सामान्यतया 8μm र 12μm प्रयोग गरिन्छ।

आवेदन सिद्धान्त

अलग गरिएको क्यापेसिटरको सट्टा गाडिएको क्यापेसिटर सामग्री प्रयोग गरिन्छ।

(१) सामग्री चयन गर्नुहोस्, ओभरल्यापिङ तामाको सतहको प्रति एकाइ क्यापेसिटन्स गणना गर्नुहोस्, र सर्किट आवश्यकताहरू अनुसार डिजाइन गर्नुहोस्।

(२) क्यापेसिटर तह सममित रूपमा राखिएको हुनुपर्छ, यदि त्यहाँ गाडिएको क्यापेसिटरको दुई तहहरू छन् भने, दोस्रो बाहिरी तहमा डिजाइन गर्नु राम्रो हुन्छ;यदि त्यहाँ दफन गरिएको क्यापेसिटरको एक तह छ भने, यो बीचमा डिजाइन गर्न राम्रो छ।

(3) कोर बोर्ड धेरै पातलो भएकोले, भित्री अलगाव डिस्क सम्भव भएसम्म ठूलो हुनुपर्छ, सामान्यतया कम्तीमा> ०.१७ मिमी, प्राथमिकता ०.२५ मिमी।

(४) क्यापेसिटर तहको छेउमा रहेको कन्डक्टर तहमा तामाको क्षेत्रबिना ठूलो क्षेत्रफल हुन सक्दैन।

(५) PCB साइज ४५८ मिमी × ६०९ मिमी (१८″ × २४) भित्र।

(6) capacitance तह, वास्तविक दुई तह सर्किट तह (सामान्यतया शक्ति र जमीन तह) नजिक, त्यसैले, दुई प्रकाश चित्रकला फाइल को आवश्यकता।